本文来自微信公众号： 芯智讯 ，编辑：芯智讯-浪客剑，作者：芯智讯浪客剑
11月6日消息，据外媒《The Information》报道称，晶圆代工大厂台积电近期已开始规划3D DRAM的生产方案，而推动这一决策的直接力量来自其最大客户英伟达（Nvidia）。AI算力竞赛引发的内存短缺与价格飙升，正迫使英伟达寻找传统存储三巨头之外的供应路径，而台积电被推到了台前。
若计划落地，台积电将从逻辑芯片代工与先进封装，进一步切入由三星、SK海力士与美光长期把持的存储制造领域。但综合现有信息来看，这更像一场以技术储备为底牌、以客户压力为催化剂、以2029年为时间锚点的长期博弈，而非迫在眉睫的产线投资。
英伟达的焦虑，台积电的选项
报道援引两名知情人士透露，台积电正考虑拓展业务至先进存储芯片制造领域，并已应其最大客户英伟达的要求，开始启动了对3D DRAM生产可行性的评估。此举将有望使台积电未来在AI硬件供应链中占据更大份额。
3D DRAM是一种通过垂直堆叠存储单元（而非传统的水平单层排列）来提升容量的存储架构。若计划落地，台积电将与三星电子、SK海力士及美光这三家长期主导存储市场的厂商展开竞争。
台积电的具体方案包括新建一座专门的工厂，或收购现有半导体厂房并改造为3D DRAM产线。后一条路径已有先例——美光今年3月完成以18亿美元对力积电在中国台湾一座晶圆厂的收购，计划改造用于先进存储芯片生产。
值得注意的是，这项计划由台积电负责先进封装技术的副总经理徐国晋主导。徐国晋此前曾担任台湾美光董事长，兼具存储制造与芯片整合的复合背景。这一安排暗示台积电对存储领域的考量并非一时兴起，而是有具备产业经验的高层在推动可行性论证。
自去年以来，持续火爆的AI热潮导致了储芯片严重紧缺、价格大幅上涨。对英伟达而言，其AI芯片所需的高带宽内存（HBM）供应高度集中于三星、SK海力士与美光三家，引入台积电作为新型存储的潜在供给方，本质是在为AI芯片的存储瓶颈寻找一条“代工侧”的替代路径。
对此消息，台积电的官方回应保持了惯有的审慎：不评论市场传闻或臆测，强调公司始终专注于晶圆代工核心业务，目标是成为全球逻辑芯片产业值得信赖的技术与产能供应商。
专利先行，路线图后至
台积电在3D DRAM上的技术积累，呈现出一种“专利布局早于官方路线图”的格局。
据韩媒《Economy Tribune》在传闻发酵后率先梳理了台积电的专利动作：台积电2020年申请了涉及高密度3D DRAM单元及电容器结构的美国专利，2025年又公开了垂直式DRAM结构与制造方法专利。
此外，SemiWiki在分析中也提及到台积电公开申请专利US20220359529A1和US20230240066A1，分别描述了垂直沟道晶体管与堆叠电容的集成方案。
芯智讯查证相关专利库获悉，专利US20220359529A1于2021年9月申请，描述的是垂直沟道晶体管与混合式沟槽及堆叠电容器的集成结构，试图在缩小单元footprint的同时维持足够的电容值；专利US20230240066A1于2023年7月申请，描述的是垂直DRAM结构及其形成方法。其核心方案是将电容直接置于垂直环绕栅极（GAA）晶体管之上，并利用后段制程（BEOL）集成，使存储单元可以逐层堆叠。该申请还提及4F²存储单元footprint、双层位线布线以降低寄生电容、字线间空气间隙等设计细节。
此外，芯智讯还查询到台积电已获授权或正在申请的3D DRAM专利包括US11903216B2（2024年2月授权），涉及三维存储器件的多重图案化工艺；US20260333663A1（2026年7月申请），通过晶体管级别的三维结构设计（如Ω形沟道层）来提升集成密度和性能，同时规避电容制造带来的复杂度；US20240381657A1（2024年11月申请），该专利描述的三维存储阵列由具有三维沟道区域的薄膜晶体管（TFT）构成，而三维沟道TFT正是实现高密度3D DRAM的关键路径之一。
不过，上述这些专利披露应被理解为技术探索，而非生产准备或商用DRAM承诺。将不同专利合并为单一架构、或据此推断台积电即将量产3D DRAM，都缺乏依据。
但是，比3D DRAM相关专利更具指向性的信号来自台积电自己的技术路线图。Counterpoint Research在分析台积电2026年北美OIP生态系统论坛时指出，台积电已将DRAM-on-logic列入2029年路线图，目标是在低于1 pJ/bit的能耗下实现约3倍于HBM5E的带宽。
DRAM-on-logic的技术含义与3D DRAM高度吻合：将存储单元与逻辑电路分层制造后垂直键合，正是3D DRAM区别于传统DRAM的核心特征。换句话来说，台积电在3D DRAM上的潜在优势不在于“造存储单元”，而在于“把逻辑和存储以高密度、低功耗的方式堆在一起”。
台积电在“堆叠”存储晶圆这件事上也确实有量产记录。据其年报披露，其55纳米逻辑制程下的单层记忆体晶圆堆叠技术已进入稳产量产阶段。不过，堆叠已完成的DRAM晶圆与在存储阵列内部构建垂直重复的存储单元，是两件不同的事。台积电更为聚焦的是前者（HBM基底逻辑晶粒、CoWoS封装）中的角色是代工与封装，在后者中的实践经验很少。
存储三巨头的3D DRAM竞赛
台积电若真的下场，面对的是一群已经在3D DRAM赛道上奔跑了数年的对手。
三星的路线图最为清晰，4F²垂直沟道晶体管连续用于10a、10b、10c三代节点，到10d节点才转向3D堆叠DRAM。2026年2月ISSCC已展示16Gb 4F²DRAM原型，10a计划2026年完成开发、2027年质量测试、2028年量产。三星内部已完成16层3D DRAM堆叠验证，未来存储单元与外围电路将分开制造，再通过混合键合集成。
SK海力士将3D DRAM列为10纳米以下DRAM的核心研发方向，并在2025年VLSI上由CTO亲自发布了4F²垂直栅平台与3D DRAM路线图。
美光则在评估4F²技术超过二十年后，认为“沿着这个方向没有实际收益”，因此计划跳过4F²，用6F²架构的延续性直接熬到3D DRAM成熟。美光将3D DRAM安排在1ζ（1-zeta）和1η（1-eta）节点之间的技术规划中。不过，美光特别强调，3D DRAM实际上是一条并行研发路线，而不是已经确定要在某个节点立即取代传统DRAM的既定计划。
这三家DRAM大厂的共同点是：它们在DRAM制造上积累的工程经验、良率控制、成本优化、产能爬坡，这些是台积电短期内难以复制的。3D DRAM的垂直堆叠结构进一步增加了制造复杂度，比如堆叠层数越多，刻蚀、沉积与键合环节的良率风险越高。台积电若从头建设产线，从设备进场到稳定量产可能需要数年时间。
此外，存储行业的强周期性也是一重隐忧。历史上，内存短缺往往触发厂商扎堆扩产，而当新增产能落地时需求可能已经回落。台积电作为一家毛利率长期维持在50%以上的代工企业，是否愿意承受存储业务潜在的剧烈利润波动，仍是未定之数。而且内存价格向来波动较大，兴建新厂需巨额资金，产能可能需要多年才能投入市场，台积电是否最终落实计划目前仍未有定案。
结语：
对于台积电来说，最为明智的作为或许不是成为第四家存储原厂，而是以“逻辑+封装”的能力，成为3D DRAM时代不可或缺的整合者。换句话来说，就是存储单元可以由第三方制造造，但把存储和逻辑以最低功耗、最高带宽键合在一起，这件事台积电比任何人都更擅长。至于它是否愿意为了英伟达再往前走一步，真正下场造3D DRAM，还需要继续观察。
